ID bài viết: 000082674 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 25/09/2018

Khi sử dụng IP cứng E-tile cho Ethernet Intel® FPGA IP ở chế độ 10G/25G, tại sao tốc độ xung o_clk_rec_div66 và o_clk_pll_div66 được báo cáo không chính xác trong quá trình phân tích thời gian?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do vấn đề với phần mềm Intel® Quartus® Prime phiên bản Pro 18.0.1 và cũ hơn, tần số xung xung đầu ra của IP cứng E-tile cho Ethernet Intel® FPGA IP ở chế độ 10G/25G, tín hiệu o_clk_rec_div66 và o_clk_pll_div66 được báo cáo không chính xác trong phân tích thời gian. Tần số chính xác của o_clk_rec_div66 là 156,25MHz và o_clk_pll_div66 là 390,625MHz.

    Độ phân giải

    Không có giải pháp khắc phục sự cố này.

    Sự cố này đã được khắc phục từ Intel® Quartus® mềm Prime Pro phiên bản 18.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.