Vấn đề 155552: Phiên bản 1.6
Trong Nguyên tắc Kết nối Chân, nó có ghi, "Nếu bạn đang sử dụng cấp tốc độ lõi -1 hoặc -2, bạn phải kết nối VCC lõi với 0.9V", nhưng điều này chỉ chính xác một phần và sẽ được cập nhật thành trạng thái, "Nếu bạn đang sử dụng cấp tốc độ lõi -1 hoặc -2, bạn phải kết nối VCC lõi với 0.9V, nếu bạn đang sử dụng cấp tốc độ lõi -2L, bạn phải kết nối VCC lõi với 0,85V".
Vấn đề 80577: Phiên bản 1.4
Hướng dẫn kết nối chân phiên bản 1.4 và bỏ qua trước đó rằng các điện trở hiệu chỉnh chính xác RREF là cần thiết nếu sử dụng bất kỳ PLL nào. Điều này không phụ thuộc vào việc sử dụng bất kỳ kênh thu phát nào hoặc I/O REFCLK chuyên dụng.
Vấn đề 63751: Phiên bản 1.3
DCLK không được liệt kê là chân hai mục đích. DCLK có thể được định cấu hình thành chân I/O người dùng sau khi cấu hình khi chế độ cấu hình là Chế độ Hoạt động.
Vấn đề 34856: Phiên bản 1.2
Có lỗi với VCCIO, VCCPGM và VCCPD.
Các trang 12, 14, 16 và 18 có ghi: "VCCPD phải lớn hơn hoặc bằng VCCPGM" không chính xác.
Nguyên tắc kết nối chân Intel® Stratix® V sẽ được sửa thành trạng thái: "VCCPD phải lớn hơn hoặc bằng VCCIO.".
Giải quyết các vấn đề:
Vấn đề 376579: Phiên bản 1.1
Tên CLK[1:27]p/n, Loại chân, mô tả chân và Nguyên tắc kết nối không chính xác. Các chân đồng hồ này có chức năng hai mục đích và có thể được sử dụng làm chân đầu ra. Dưới đây là những sửa đổi sẽ xuất hiện trong phiên bản tương lai của tài liệu này:
Tên chân: CLK[0:27]p/n
Loại chân: I/O, Đầu vào đồng hồ
Mô tả chân: Chân đầu vào đồng hồ tốc độ cao chuyên dụng cũng có thể được sử dụng để đầu vào/đầu ra dữ liệu. Đầu vào khác biệt OCT Rd, OCT Rt đầu vào một kết thúc và OCT R đầu ra một kết thúc được hỗ trợ trên các chân này.
Nguyên tắc kết nối: Các chân chưa sử dụng có thể được liên kết với GND hoặc không được kết nối. Nếu không được kết nối, hãy sử dụng các tùy chọn có thể lập trình phần mềm Quartus II để định kiến nội bộ các chân này. Chúng có thể được bảo lưu khi đầu vào được hỗ trợ điện trở kéo yếu hoặc khi đầu ra thúc đẩy GND.
Số 369370, Phiên bản 1.1
Hướng dẫn kết nối chân Stratix® V cung cấp thông tin không chính xác cho PORSEL. Trong các Stratix V, không có chân PORSEL và lựa chọn PORSEL được tính đến bởi cài đặt chân MSEL. Để biết thêm thông tin về cài đặt độ trễ POR, hãy tham khảo Bảng 9-4 của Chương 9. Cấu hình, bảo mật thiết kế và nâng cấp hệ thống từ xa Stratix thiết bị V (PDF).
Vấn 367942, Phiên bản 1.1
Hướng dẫn kết nối chân Stratix® V cung cấp thông tin không chính xác cho VCC, VCCHIP_[L, R] và VCCHSSI_[L, R] liên quan đến các yêu cầu và kết nối chia sẻ nguồn điện cho RZQ_[#] chân khi sử dụng chấm dứt trên chip được hiệu chỉnh [OCT].
Khi sử VCCHIP_[L, R] và VCCHSSI_[L, R], họ phải chia sẻ cùng một cơ quan quản lý với VCC. Phiên bản 1.1 của PCG không chính xác nói rằng họ "có thể" chia sẻ cùng một nguồn cung cấp ở các địa điểm sau:
- Hướng dẫn kết nối cho VCC (trang 9)
- Hướng dẫn Kết nối VCCHIP_[L,R] (trang 11)
- Hướng dẫn Kết nối VCCHSSI_[L,R] (trang 11)
- Ghi chú cho VCC, VCCHIP_[L,R] và VCCHSSI_[L,R] (trang 14)
Ngoài ra, trong tất cả các trường hợp này, câu nói nói rằng "Tuy nhiên, nếu VCCHIP, VCCHSSI và VCC không chia sẻ cùng một nguồn cung cấp, thì VCC phải được tăng cường đầy đủ trước khi VCCHIP và VCCHSSI bật nguồn" sẽ bị xóa.
Các nguyên tắc kết nối cho RZQ_[#] trên trang 9 không chính xác nêu, "Khi sử dụng OCT, hãy gắn các chân này vào ngân hàng bắt buộc VCCIO thông qua điện trở 240 ohm hoặc 100 ohm, tùy thuộc vào trở kháng OCT mong muốn."
Các hướng dẫn kết nối cho RZQ_[#] nên nêu rõ, "Khi sử dụng OCT, hãy gắn các chân này vào GND thông qua một điện trở 240 ohm hoặc 100 ohm, tùy thuộc vào trở kháng OCT mong muốn."