ID bài viết: 000082517 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 29/06/2014

Cảnh báo quan trọng: tham số 'crcchk_init' của phiên bản '...| sv_hssi_10g_rx_pcs_rbc' có giá trị bất hợp pháp '' được chỉ định cho nó. Giá trị tham số hợp lệ là: '(crcchk_int)'. Sử dụng giá trị 'crcchk_int'

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy thông báo cảnh báo sau đây khi triển khai IP 10GBaser-R của thiết bị Stratix® V trong phiên bản phần mềm Quartus® II phiên bản 13.1 và cũ hơn.

    Thông tin (10648): Thông tin Tác vụ Hệ thống Hiển thị HDL Verilog tại sv_hssi_10g_rx_pcs_rbc.sv(1916): Cảnh báo quan trọng: tham số 'crcchk_init' của phiên bản '...| sv_hssi_10g_rx_pcs_rbc' có giá trị bất hợp pháp '' được chỉ định cho nó.  Giá trị tham số hợp lệ là: '(crcchk_int)'.  Sử dụng giá trị 'crcchk_int'
    Thông tin (10648): Thông tin Tác vụ Hệ thống Hiển thị HDL Verilog tại sv_hssi_10g_tx_pcs_rbc.sv(1822): Cảnh báo quan trọng: tham số 'crcgen_init' của phiên bản '...| sv_hssi_10g_tx_pcs_rbc' có giá trị bất hợp pháp '' được chỉ định cho nó.  Giá trị tham số hợp lệ là: '(crcgen_int)'.  Sử dụng giá trị 'crcgen_int'

    Độ phân giải

    Cảnh báo này có thể được bỏ qua một cách an toàn.

    Cảnh báo này dự kiến sẽ được gỡ bỏ trong phiên bản phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.