Mô tả
Thông báo lỗi này được tìm thấy trong phần mềm Quartus II phiên bản 2.1 trở lên. Nó chỉ ra rằng một nút trong thiết kế có nhiều bài tập vì mạng có nhiều hơn một trình điều khiển trong thiết kế. Lỗi thứ hai cho biết một số dòng ở cuối khối thiết kế thực hiện một trong các bài tập. Bạn nên sửa mã Verilog HDL hoặc VHDL để bạn không thực hiện nhiều bài tập hoặc trình điều khiển với cùng một tín hiệu.
Các phiên bản phần mềm Quartus II dưới 2.1 không tạo ra lỗi cho các loại bài tập bất hợp pháp này. Do đó, bạn có thể thấy lỗi này với mã cũ được biên dịch thành công trong phiên bản trước 2.1 vì mã có thể đã dựa vào Trình biên dịch để không đưa ra lỗi cho các trường hợp này. Nhiều bài tập cho cùng một tín hiệu, tuy nhiên, không được hỗ trợ bằng ngôn ngữ Verilog HDL hoặc VHDL, và các công cụ tổng hợp của bên thứ ba khác cũng sẽ tạo ra lỗi cho loại mã hóa này. Bạn phải sửa mã HDL của mình để khắc phục vấn đề này và loại bỏ thông báo lỗi trong quá trình biên dịch.