Sự cố quan trọng
Sự cố này ảnh hưởng đến giao diện DDR2 và DDR3 bằng cách sử dụng giao diện cứng bộ điều khiển bộ nhớ Arria V hoặc Cyclone V.
Khi sử dụng Qsys để tạo Arria V hoặc Cyclone V bên ngoài bộ điều khiển bộ nhớ, bạn có thể gặp phải thông báo lỗi sau trong pha chỉnh Quartus II:
Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG"
has 10 connections, but the maximum bus width of port SHIFTEN is
9..
Thông báo lỗi xảy ra khi pll_sharing ống dẫn
giao diện bộ nhớ ngoài được tiếp xúc với một ống dẫn cấp cao nhất
ở Qsys.
Qsys hiện đưa ra một cảnh báo không chính xác, khuyên bạn nên
xuất ống pll_sharing dẫn sang cổng cấp cao nhất.
Khi bạn xuất đường dẫn, nó sẽ ngăn các tín hiệu này hoạt động
được bộ chỉnh tỉa chính xác vì chúng được chỉ định vào cấp cao nhất
Pins. Lỗi fitter sau đó xảy ra.
Giải pháp cho vấn đề này là bỏ qua cảnh báo Qsys và không xuất ống dẫn sang cổng cấp cao nhất. Lỗi bộ chỉnh sau đó không nên xảy ra.
Để biết thêm thông tin, hãy tham khảo Kiến thức sau Giải pháp cơ bản:
Tại sao tôi thấy cảnh báo Qsys cho pll_sharing dẫn thậm chí khi tùy chọn chế độ chia sẻ PLL được đặt thành \'Không chia sẻ\' trong UniPHY Cài đặt Megacore?
Vấn đề này sẽ được sửa chữa trong một phiên bản trong tương lai.