Cảnh báo (16817): Cảnh báo HDL Verilog tại altera_xcvr_*_reconfig_parameters.sv: ghi đè lên định nghĩa trước đó của gói altera_xcvr_*_reconfig_parameters

Nếu thiết kế của bạn chứa nhiều IP JESD204B với các cấu hình khác nhau, bạn có thể thấy cảnh báo sau trong phần mềm Intel® Quartus® Prime Pro phiên bản 15.1 trở lên trong giai đoạn Phân tích và Tổng hợp.

Khi nhắm mục Intel Stratix® 10 thiết bị:

Cảnh báo (16817): Cảnh báo HDL Verilog tại altera_xcvr_rcfg_10_reconfig_parameters.sv: ghi đè lên định nghĩa trước đó của mô-đun altera_xcvr_rcfg_10_reconfig_parameters

Khi nhắm Intel Arria® 10 hoặc Intel Cyclone® thiết bị 10 GX:

Cảnh báo (16817): Cảnh báo Verilog HDL tại altera_xcvr_native_a10_reconfig_parameters.sv: ghi đè lên định nghĩa trước đó của gói altera_xcvr_native_a10_reconfig_parameters mềm

Nếu thiết kế của bạn không dựa vào các tệp gói *_reconfig_parameters.sv để thực hiện cấu hình lại bộ thu phát, bạn có thể bỏ qua cảnh báo này là an toàn.

Nếu thiết kế của bạn phải bao gồm các gói định cấu hình lại, hãy đảm bảo tính độc đáo của từng gói bằng cách đổi tên gói.

Ví dụ: một thiết kế chứa hai giao diện RX đơn giản với tốc độ dữ liệu khác nhau, gán một tên duy nhất bằng cách thay đổi mô-đun gói từ:

gói altera_xcvr_native_a10_reconfig_parameters;

Để:

gói altera_xcvr_native_a10_reconfig_parameters_inst1;

Trong phiên bản đầu tiên của RX và thay đổi thành một tên duy nhất khác:

gói altera_xcvr_native_a10_reconfig_parameters_inst2;

Trong phiên bản thứ hai của RX.

Sau đó, nhập các gói đó vào thiết kế của bạn theo yêu cầu thiết kế của bạn.