ID bài viết: 000082192 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 15/10/2013

Cảnh báo (332174): Bộ lọc bị bỏ qua tại <variation name="">_p0.sdc(679): _UNDEFINED_PIN__driver_core_clk thể không khớp với đồng hồ</variation>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi bạn sử dụng bộ điều khiển bộ nhớ cứng trong phần mềm Quartus® II phiên bản 12.0sp2 và biên dịch các tệp do Qsys variation name>_example_design/example project tạo ra hoặc các tệp trong thư mục thay vì thư mục do IP Megawizard tạo ra, bạn có thể nhận được lời cảnh báo sau.

    Warning (332174): Ignored filter at _p0.sdc(679): _UNDEFINED_PIN__driver_core_clk could not be matched with a clock

    pll_driver_core_clk là đồng hồ trình điều khiển chỉ cho dự án ví dụ. Nếu bạn không sử dụng dự án ví dụ, Quartus sẽ không nhận ra đồng hồ trình điều khiển trong logic người dùng. Điều này khiến cảnh báo xuất hiện.

    Độ phân giải

    Bạn có thể bỏ qua cảnh báo một cách an toàn và tạo ra các hạn chế thời gian của riêng bạn cho đồng hồ tham chiếu PLL.

    Sự cố này được khắc phục trong phần mềm Quartus II phiên bản 13.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 11 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.