ID bài viết: 000082090 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/10/2018

Tại sao các truy cập đọc/ghi CSR vào IP cứng H-Tile dành cho Lõi IP Ethernet Stratix® 10 FPGA mất hơn 100 chu kỳ xung nhịp Avalon® MM (reconfig_clk)?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Truy cập đọc/ghi CSR vào IP cứng H-Tile cho Ethernet Stratix® Lõi IP 10 FPGA mất hơn 100 chu kỳ xung nhịp Avalon®-MM (reconfig_clk) như thể hiện trong mô phỏng.

Đây là hành vi mong đợi do giao diện CSR 8-bit trên H-tile Hard IP Ethernet Stratix 10 FPGA Core. Mỗi kết quả đọc/ghi giao diện Avalon® MM 32 bit của người dùng dẫn đến logic chuyển đổi độ rộng dữ liệu bus 32 bit sang 8 bit, điều này gây ra độ trễ truy cập bổ sung.


Lưu ý: Giao diện CSR Lõi IP 10 FPGA Stratix® Ethernet 100G Độ trễ thấp (IP mềm) không có độ trễ bổ sung này.

Độ phân giải

Không áp dụng

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.