ID bài viết: 000082051 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/08/2013

Tại sao CvP không hoạt động chính xác khi sử dụng IP cứng Avalon-MM PCIe?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Do vấn đề đã biết trong các bản phát hành phần mềm Quartus® II v12.0SP2 trở lên, Cấu hình qua Giao thức (CvP) sẽ không hoạt động chính xác nếu đang sử dụng chế độ Avalon® MM.
    Độ phân giải

    Để giải quyết vấn đề này trong phiên bản phần mềm v12.0SP2, sửa đổi tệp RTL cấp cao nhất Qsys được tạo tự động để đảm bảo các tham số sau được đặt:

    .bypass_clk_switch_hwtcl ("sai"),
    .cseb_cpl_status_during_cvp_hwtcl ("completer_abort"),
    .core_clk_sel_hwtcl ("core_clk_250"),
    .rx_ei_l0s_hwtcl (0),
    .enable_l0s_aspm_hwtcl ("sai"),

    Vấn đề này được khắc phục trong phiên bản 12.1sp1 của phần mềm Quartus II.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V GT

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.