ID bài viết: 000081965 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 01/10/2013

Làm cách nào để thực hiện mô phỏng IBIS khi chân VREF được sử dụng làm chân I/O thông thường dành cho mục đích chung?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Dung lượng chân cao hơn trên các chân VREF so với các chân I/O chung.  Các mô hình IBIS không chứa dung lượng chân bổ sung cho các chân VREF khi được sử dụng làm chân I/O thông thường.  Bạn nên thêm tụ điện đầu vào vào mô phỏng IBIS của mình để tính toán mức dung lượng bổ sung.

Tham khảo bảng dữ liệu thiết bị tương ứng để biết giá trị dung lượng chân VREF cho thiết bị bạn đang nhắm mục tiêu. 

 

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 16 sản phẩm

FPGA Cyclone® V GT
FPGA Cyclone® III
FPGA Cyclone® IV E
FPGA Cyclone® IV GX
FPGA Cyclone® II
FPGA Cyclone® V GX
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Cyclone®
FPGA Arria® V GT
FPGA Cyclone® III LS
FPGA SoC Cyclone® V SE
FPGA Cyclone® V E

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.