Bạn có thể gặp lỗi fitter dưới đây khi biên dịch bộ điều khiển bộ nhớ dựa trên UniPHY trong thiết bị SoC Cyclone® V và SoC Arria® V. Lỗi xảy ra do thiết bị FPGA không có xung nhịp hai vùng ở một số phần nhất định của chip.
Lỗi (175020): Ràng buộc bất hợp pháp của bộ đếm đầu ra PLL đối với khu vực (X, Y) đến (X, Y): không có vị trí hợp lệ trong regionError (177013): Không thể định tuyến từ đầu ra bộ đếm đầu ra PLL đến trình điều khiển xung nhịp hai khu vực đích vì đích đến không đúng khu vực
Cách giải quyết là thay đổi pll_avl_clk, pll_config_clk và pll_addr_cmd_clk từ đồng hồ hai vùng sang đồng hồ khu vực trong. QSF như sau:
Từ:
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_config_clk
Để:
set_instance_assignment -name GLOBAL_SIGNAL "ĐỒNG HỒ KHU VỰC" -TO IF0|PLL0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "ĐỒNG HỒ KHU VỰC" -TO IF0|PLL0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "ĐỒNG HỒ KHU VỰC" -TO IF0|PLL0|pll_config_clk