Sự cố quan trọng
Vấn đề này ảnh hưởng đến DDR2 và DDR3, QDR II và RLDRAM II Sản phẩm.
Thiết kế UniPHY nhắm mục tiêu Stratix thiết bị V ES có thể không giữ được thời gian trong TimeQuest Timing Analyzer.
Có hai loại thất bại tiềm năng có thể xảy ra. Nếu bạn quan sát một trong các vấn đề sau đây, bạn có thể bỏ qua vi phạm và cố gắng chạy thiết kế trong phần cứng:
Thất bại lớp 1: Truyền từ tên miền đồng hồ hai vùng sang miền đồng hồ toàn cầu có thể xảy ra trong các biến thể UniPHY bằng cách sử dụng Nios II trình tự dựa trên máy. Vi phạm tạm giữ hoặc xóa khoảng Có thể quan sát thấy tốc độ 100ps hoặc thấp hơn khi truyền dữ liệu sau:
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_config_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_pll_config_clock"
Thất bại lớp 2: Một hành vi vi phạm có thể liên quan đến lõi-sang vi phạm hoặc truyền từ lõi đến lõi. Các thuật toán sau minh họa ví dụ cho các giao thức khác nhau.
Tốc độ đầy đủ DDR2
Có thể phát hiện vi phạm khoảng 100ps hoặc ít hơn trên các dịch vụ chuyển nhượng sau:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_dq_write_clk"
Tỷ lệ phần tư DDR3
Có thể phát hiện vi phạm khoảng 100ps hoặc ít hơn trên các dịch vụ chuyển nhượng sau:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_p2c_read_clock”
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_c2p_write_clock"
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_p2c_read_clock"
- from clock "if0|_if0_p0_c2p_write_clock"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_pll_afi_clk"
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_write_clk"
Tốc độ đầy đủ QDR II
Có thể phát hiện vi phạm khoảng 100ps hoặc ít hơn trên các dịch vụ chuyển nhượng sau:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_d_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_k_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"
Tốc độ đầy đủ RLDRAM II
Có thể phát hiện vi phạm khoảng 200ps hoặc ít hơn trên các dịch vụ chuyển nhượng sau:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_dq_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"