Nếu bạn cố gắng đặt bộ điều khiển dựa trên DDR3 UniPHY trong góc phần tư 1 hoặc 2, bạn sẽ nhận được các lỗi sau.
Lỗi (175020): Ràng buộc bất hợp pháp của bộ đếm đầu ra PLL đối với khu vực (0, 31) đến (0, 81): không có vị trí hợp lệ trong khu vực
Lỗi (177013): Không thể định tuyến từ đầu ra bộ đếm đầu ra PLL đến trình điều khiển xung nhịp hai khu vực đích vì đích đến không đúng khu vực
Bộ điều khiển dựa trên UniPHY sử dụng đồng hồ vùng kép cho các tín hiệu pll_afi_clk, pll_addr_cmd_clk và pll_config_clk. Điều này là để cho phép một giao diện trải rộng toàn bộ một mặt của thiết bị.
Một số góc phần tư nhất định của thiết bị SoC Cyclone® V và SoC Arria® V không có xung nhịp hai vùng.
Có thể đặt bộ điều khiển dựa trên DDR3 UniPHY ở góc phần tư 1 hoặc 2. Bạn phải đảm bảo rằng trong tệp QSF, bộ điều khiển DDR3 sử dụng gán đồng hồ khu vực, thay vì gán đồng hồ hai vùng.