ID bài viết: 000081588 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/08/2012

Tại sao tôi lại gặp phải vi phạm thời gian liên quan đến tên miền đồng hồ CK khi triển khai nhiều giao diện RLDRAM II chia sẻ một PLL và DLL?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi thực hiện nhiều giao diện RLDRAM II chia sẻ một PLL và DLL duy nhất trên Stratix® III hoặc Stratix IV trong phần mềm Quartus® II phiên bản 11.1SP2, phân tích CK/DK có thể cho thấy các hành vi vi phạm thời gian giả cần được cắt. Các vi phạm thời gian sai xảy ra vì mỗi giao diện cung cấp một tên đồng hồ SDC khác nhau cho bộ đệm đồng hồ chung. Mỗi tên đồng hồ mới sẽ dẫn đến một tập hợp các đường dẫn thời gian mới, không bị che phủ bởi các hạn chế đường dẫn sai hiện có.

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® IV E
FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Stratix® III

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.