ID bài viết: 000081579 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/01/2012

Định nghĩa của fixedclk Không chính xác cho Lõi IP PHY cho PCI Express (PIPE)

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Định nghĩa của fixclk trong phiên bản 11.1 trong PHY Chương IP Core cho bộ thu phát PCI Express (PIPE) Hướng dẫn Sử dụng Lõi PHY IP, nói rằng nó phải được kết nối đến một nguồn đầu vào đồng hồ chạy riêng biệt và miễn phí. Tuy nhiên, phần này tách biệt đồng hồ là không cần thiết. Bạn có thể xuất phát từ fixedclk pll_ref_clk.

    Độ phân giải

    Không cần giải quyết. Sự cố này đã được khắc phục trong phiên bản 12.0 của Bộ thu phát Hướng dẫn sử dụng Lõi PHY IP.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.