ID bài viết: 000081471 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 04/03/2013

Lỗi nội bộ: Hệ thống con: TIS_RC, Tập tin: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, Dòng: 584

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do có vấn đề trong phần mềm Quartus® II phiên bản 12.0 trở lên, bạn có thể thấy lỗi này trong Fitter nếu thiết kế của bạn nhắm mục tiêu vào một thiết kế Stratix® V FPGA chứa PLL Intel® FPGA IP với đồng hồ đầu ra không được kết nối.

Độ phân giải

Để giải quyết vấn đề này, hãy kết nối xung xung đầu ra vòng lặp đã khóa pha (PLL) với logic mong muốn của bạn hoặc xóa nó khỏi khởi tạo giao thức PLL Intel® FPGA IP.

Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 12.1.1.

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V E

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.