ID bài viết: 000081395 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/10/2015

Tại sao Intel® Arria® PHY Ethernet đa tốc độ 10, 10G của tôi - Thời gian không thành công IP bên cạnh giữa MAC và PHY trên đường dẫn dữ liệu TX?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Khi sử dụng Ethernet PHY đa tốc độ Intel® Arria® 10, 10G - Lõi IP bên cạnh, bạn có thể thấy các vi phạm thời gian để truyền dữ liệu từ mô-đun alt_mge16_phy_xcvr_term sang bộ thu phát PHY riêng trên đường dẫn dữ liệu TX.

 

Độ phân giải

Để giải quyết vấn đề này, hạn chế quá mức đường dẫn bị lỗi bằng cách thêm các hạn chế thời gian sau vào tệp Constraint(.sdc) thiết kế Synopsis cấp cao nhất của người dùng.

nếu { [chuỗi bằng "quartus_fit" $::TimeQuestInfo(nameofexecutable)] } {
set_min_delay -từ [get_registers *alt_mge16_phy_xcvr_term:*|*] đến [get_registers *twentynm_xcvr_native:*|twentynm_pcs_*] 0,3ns
}

Các sản phẩm liên quan

Bài viết này áp dụng cho 3 sản phẩm

FPGA Intel® Arria® 10 GT
FPGA Intel® Arria® 10 GX
FPGA SoC Intel® Arria® 10 SX

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.