ID bài viết: 000081369 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 13/02/2006

Mất bao lâu để cập nhật hoặc định cấu hình lại các vòng lặp (PLLs) khóa pha nâng cao (PLLs) của thiết bị Stratix trong thời gian thực?

Môi Trường

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Cổng SCANCLK của PLLs, được sử dụng để chuyển đổi trong các cài đặt phần tử bộ đếm và độ trễ, có thể được đếm tốc độ lên đến 25 MHz. Sau khi tải tất cả các thanh ghi quét, Stratix™ PLL sẽ cập nhật lên các cài đặt mới và khóa lại trong vòng 20 mili giờ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.