ID bài viết: 000081366 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 03/12/2014

Cảnh báo (177007): (các) PLL được đặt ở vị trí &ltPLL&gt không có đồng hồ PLL để bù đắp được chỉ định - Bộ chỉnh sẽ cố gắng bù đắp tất cả các xung nhịp PLL

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy thông báo cảnh báo trên khi biên dịch thiết kế mẫu được tạo của bộ điều khiển bộ nhớ DDR3 dựa trên UniPHY.

     

     

    Độ phân giải

    Cảnh báo này sẽ hiển thị khi người dùng không xác định xem họ có sẵn lòng có phản hồi và đường dẫn đầu ra khác hay không.

    Intel® Quartus sẽ cố® gắng kết hợp cả hai đường dẫn với cùng một đường dẫn phân định.

     

    Cảnh báo này có thể được khắc phục bằng cách cài đặt bài tập QSF sau:

    set_instance_assignment -name MATCH_PLL_COMPENSATION_CLOCK OFF -to *

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.