ID bài viết: 000081340 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 08/10/2012

Cảnh báo quan trọng: Đầu ra đồng hồ PLL <pll instance="" name="">phát hiện lõi có tần số đầu ra bất hợp pháp là -0,1 MHz phải nhỏ hơn <frequency in="" mhz=""></frequency></pll>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy cảnh báo quan trọng này khi sử dụng bộ đếm PLL phân tầng trong siêu chức năng ALTPLL.  Tầng bộ đếm PLL cho phép hai bộ đếm đầu ra PLL được xếp tầng để tăng giá trị phân cách có thể.  Đồng hồ đầu ra kết quả có thể có tần số rất thấp.

    Do một lỗi trong phần mềm Quartus® II, cảnh báo quan trọng này sẽ được tạo ra do nhầm lẫn.  Bạn có thể bỏ qua cảnh báo này một cách an toàn.

    Độ phân giải

    Xác minh tần số đầu ra đồng hồ PLL khớp với các yêu cầu thiết kế của bạn bằng cách xem phần Sử dụng PLL trong Báo cáo biên dịch.

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 13 sản phẩm

    FPGA Arria® II GX
    Thiết bị ASIC HardCopy™ III
    Thiết bị ASIC HardCopy™ IV E
    Thiết bị ASIC HardCopy™ IV GX
    FPGA Stratix® III
    FPGA Stratix® IV E
    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Cyclone® III
    FPGA Cyclone® III LS
    FPGA Cyclone® IV E
    FPGA Cyclone® IV GX
    FPGA Arria® II GZ

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.