ID bài viết: 000081226 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 07/06/2013

Cảnh báo: Cổng OUTCLK trên PLL không được kết nối đúng cách trên <instance>. Cổng đồng hồ đầu ra trên PLL phải được kết nối. Thông tin: Phải được kết nối</instance>

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi bạn biên dịch IP Ethernet tốc độ gấp ba (TSE) trong chế độ LVDS cho các thiết bị Arria® V, bạn sẽ nhận được các thông báo cảnh báo sau trong quá trình Phân tích & Tổng hợp: 

 

Cảnh báo: Cổng OUTCLK trên PLL không được kết nối đúng < khởi đầu>. Cổng đồng hồ đầu ra trên PLL phải được kết nối.

Thông tin: Phải được kết nối

Độ phân giải

Lý do cho cảnh báo này là do ALTLVDS_RX tạo ra một đồng hồ PLL chậm mặc dù nó đang ở chế độ CDR mềm và chỉ đồng hồ DPA đang được sử dụng.

Cảnh báo chỉ đơn giản là chỉ ra rằng PLL đồng hồ chậm không có quạt.

 

Do đó, thông báo cảnh báo này có thể được bỏ qua một cách an toàn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Arria® V và FPGA SoC
FPGA Arria® V GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.