Mô tả
Đối với Stratix®, các Cyclone® tập trung và cũ hơn, không có độ nhạy cảm của đồng hồ đọc (rdclk) trên aclr. Đối với Stratix II, Cyclone II và các họ thiết bị mới hơn, độ nhạy cảm rdclk trên aclr bị xóa bắt đầu với phần mềm Quartus® II phiên bản 5.1. Dcfifo megafunction tự động chèn một thanh ghi đồng bộ hóa rdclk / aclr nội bộ cho các thiết bị này, bắt đầu với phiên bản 5.1.
Tuy nhiên, siêu chức năng không tự động chèn thanh ghi xung giờ (wrclk) bên trong cho aclr, vì làm như vậy có thể ảnh hưởng đến độ trễ tùy thuộc vào thời gian aclr. Hướng dẫn sử dụng FIFO Megafunctions Đơn và Xung nhịp kép (PDF) giải thích cách bạn có thể thêm thủ công một thanh ghi đồng bộ hóa giữa aclr và wrclk.