So với tầng PLL truyền thống; tính năng Altera_PLL Cascading sử dụng đường dẫn đồng hồ tầng chuyên dụng giữa một cặp fPLLs để đạt được hiệu suất jitter tốt hơn và lưu tài nguyên đồng hồ toàn cầu.
Tải xuống tài liệu Hướng dẫn này để tìm hiểu Altera cấu hình tầng_PLL bằng cách sử dụng siêu chức năng và triển khai.
1
Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.
Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.