ID bài viết: 000081088 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/09/2015

Arria quan trọng về thời gian Arria V SoC Core-to-Perirelry (C2P)

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Có sự nhầm kết nối mô hình thời gian trong một tập hợp con đường dẫn dữ liệu Core-to-Perirelry (C2P) mà có thể dẫn đến đầu ra FPGA không chính xác cho các thiết kế có độ sai cài đặt thấp trong các đường dẫn bị ảnh hưởng.

    Điều này ảnh hưởng đến Arria® thiết kế SoC Arria V và Arria V (không bao gồm các thiết bị Arria V GZ) sử dụng các chân đầu ra bị ảnh hưởng ở các ngân hàng I/O trên cùng và/hoặc dưới cùng.

    Vấn đề này không ảnh hưởng đến việc chuyển giao Periivery-to-Core (P2C), các ngân hàng I/O bên phải, bộ thu phát và bộ điều khiển bộ nhớ cứng.

    Độ phân giải

    Kiểm tra các chân bị ảnh hưởng được sử dụng trong thiết kế
    Nếu thiết kế của bạn nhắm Arria thiết bị Arria V hoặc Arria V (không bao gồm Arria thiết bị V GZ), vui lòng tham khảo ArriaV_PinList Excel để biết danh sách các chân bị ảnh hưởng được chỉ báo bằng chữ đỏ. Nếu thiết kế của bạn sử dụng bất kỳ chân nào bị ảnh hưởng, hãy chạy lại phân tích thời gian bằng cách sử dụng bản vá mẫu thời gian khả dụng để phản ánh biên thời gian thực tế trong thiết kế của bạn như mô tả bên dưới.

    Chạy lại Phân tích Thời gian trong Phiên bản Phần mềm Cập nhật
    Nếu các thiết kế của bạn nhắm mục tiêu đến các thiết bị Arria V hoặc SoC Arria V (không bao gồm các thiết bị Arria V GZ) hoặc nếu bạn đang gỡ lỗi liên quan đến thời gian, hãy chạy lại phân tích thời gian bằng cách sử dụng bản vá mô hình thời gian có sẵn như sau:

    1. Sao lưu cơ sở dữ liệu thiết kế.
    2. Mở thiết kế trong phiên bản phần mềm Quartus® II trước đó và sau đó xuất cơ sở dữ liệu. Trên menu Dự án, nhấp Vào Xuất Cơ sở dữ liệu. Khi bạn được nhắc, xuất cơ sở dữ liệu sang thư mục được export_db đề xuất.
    3. Khởi động phần mềm Quartus II với bản vá mô hình thời gian được cài đặt.
    4. Mở dự án. Khi bạn được nhắc có ghi đè lên phiên bản cơ sở dữ liệu cũ hơn hay không, nhấp vào \'Có', và nhập cơ sở dữ liệu từ thư export_db hành.
    5. Chạy bộ phân tích thời gian TimeQuest trên thiết kế.
    6. Nếu có vi phạm thời gian, biên dịch lại với bản vá mô hình thời gian để đóng thời gian trên thiết kế.

    Các bước để cải thiện thời gian đóng (UniPHY Quarter Rate DDR3)
    Để cải thiện tình trạng đóng thời gian trong giao diện UniPHY DDR3 theo quý trên các thiết bị SoC Arria V hoặc Arria V, Altera khuyên bạn nên thay đổi pha của tên miền đồng hồ ngay lập tức trước tên miền xung nhịp ngoại vi. Thực hiện theo các bước sau để giảm thời gian đóng cửa bằng cách sử dụng bản vá mô hình thời gian.
    1. Tạo tệp văn bản mới và đặt tên cho nó là 'quartus.ini'
    2. Lưu tập tin này trong thư mục gia đình của bạn. Dưới đây là các thư mục mẫu tại nhà, nhưng có thể khác trên máy tính của bạn dựa trên các biến môi trường của bạn.
      • Đối với Windows: C:\Users\
      • Đối với Linux: /home/
    3. Nhập lệnh INI sau vào tệp quartus.ini để tăng mối quan hệ thiết lập với giá trị pha được chỉ định.
      • uniphy_av_hr_clock_phase =

      Giá trị pháp lý được sử dụng theo cách giảm giá là 22,5° từ giá trị mặc định là 360° (tức là tệp quartus.ini là 337,5°, 315°, 292,5°, 270°, v.v.).
      Ví dụ:
      • Chèn sẽ uniphy_av_hr_clock_phase=337.5 tăng mối quan hệ thiết lập mặc định lên 22,5°.
      • Chèn sẽ uniphy_av_hr_clock_phase=315 tăng mối quan hệ thiết lập mặc định lên 45°.
      • Chèn sẽ uniphy_av_hr_clock_phase=292.5 tăng mối quan hệ thiết lập mặc định lên 67,5°.
      • Chèn sẽ uniphy_av_hr_clock_phase=270 tăng mối quan hệ thiết lập mặc định lên 90°.
    4. Tái tạo IP UniPHY, biên dịch lại thiết kế và đảm bảo thời gian đóng.

    Các bước để cải thiện thời gian đóng (LVDS Tx)
    Để cải thiện tình trạng đóng thời gian trong LVDS Tx trên các thiết bị SoC Arria V hoặc Arria V, Altera khuyên bạn nên thay đổi pha của tên miền đồng hồ ngay lập tức trước tên miền đồng hồ ngoại vi. Thực hiện theo các bước sau để giảm thời gian đóng bằng cách sử dụng bản vá mẫu thời gian*.

    1. Tạo tệp văn bản mới và đặt tên cho nó là 'quartus.ini'
    2. Lưu tệp này trong thư mục dự án của bạn.
    3. Nhập lệnh INI sau vào tệp quartus.ini để bật tính năng chuyển pha. Theo mặc định, tùy theo mặc định, sẽ tăng mối quan hệ thiết lập của các lần truyền lên 400ps.
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. Xóa thư mục db và incremental_db trong dự án, biên dịch lại thiết kế và đảm bảo thời gian đóng.
    5. Nếu thời gian không được đáp ứng sau khi sử dụng lệnh trên, hãy thử sử dụng các giá trị chuyển đổi pha khác bằng cách thêm lệnh sau trong cùng một tập tin quartus.ini và lặp lại bước 4.
      • av_lvds_c2p_sclk_phase_shift =

    Lưu ý: Giá trị pha nằm trong ps và không được bao gồm trong biến ini.

    Để cập nhật mô hình thời gian, tải xuống và cài đặt bản vá thích hợp cho phiên bản phần mềm Quartus II của bạn.

    Bản cập nhật mô hình thời gian sẽ bao gồm phiên bản cập nhật 15.0 2 của phần mềm Quartus II.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.