ID bài viết: 000081065 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 28/01/2014

Tại sao thiết kế Cấu hình thông qua Giao thức (CvP) của tôi treo bus PCIe sau khi tải cấu trúc lõi CvP?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bus PCIe® có thể treo khi sử dụng Cập nhật CvP với Luồng phiên bản nếu có bất kỳ phân vùng nào được sử dụng cho CvP trở nên trống. Các lựa chọn trong phần mềm Quartus® II khi tạo phân vùng cho Cập nhật CvP với Luồng phiên bản là trống, Nguồn, hậu phù hợp và sau tổng hợp. Mặc định là Trống để tuân thủ các yêu cầu Cấu hình lại một phần.

Độ phân giải

Khi sử dụng Cập nhật CvP với Luồng bản sửa đổi, đảm bảo rằng không có phân vùng CvP nào sử dụng tùy chọn Trống. Đảm bảo tất cả các phân vùng được chỉ định Nguồn, hậu phù hợp hoặc hậu tổng hợp dựa trên nhu cầu của hệ thống của bạn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 13 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GT
FPGA SoC Cyclone® V SE
FPGA Arria® V GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.