Phiên bản phần mềm Quartus® II từ 7.0 trở lên có thể tạo ra thông báo cảnh báo này nếu bạn sử dụng một biến số để điều khiển một vòng lặp trong Verilog HDL như trong ví dụ sau:
if ( !rst_n )
begin
for ( i = 0; i < depth; i = i 1)
mem[i] = {width{1'b0}} ;
end
Vấn đề này đã được khắc phục bắt đầu với phần mềm Quartus II phiên bản 7.1.
Trong ví dụ trên, phần mềm Quartus II phiên bản 7.0 và trước đó đưa ra cảnh báo cho biến vòng lặp tạm thời không phải là tín hiệu trong thiết kế cuối cùng. Trong ví dụ, biến "i" được sử dụng để lặp lại và nó được khởi tạo trước khi bắt đầu vòng lặp trong mã Verilog nhưng nó không được sử dụng trong phần còn lại của mã. Phần mềm tổng hợp một chốt cho biến tạm thời này. Trong netlist thiết kế cuối cùng, chốt không logic ổ đĩa, vì vậy nó bị xóa. Tuy nhiên, phần mềm này phát hành cảnh báo chốt suy luận trước khi nó loại bỏ tín hiệu không có quạt.
Trừ khi bạn tham khảo biến bên ngoài cấu tạo luôn luôn, tổng hợp phần mềm Quartus II sẽ loại bỏ chốt và bạn có thể bỏ qua cảnh báo.