ID bài viết: 000081037 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/09/2013

Tại sao tôi thấy có các hành vi vi phạm thời gian Altera IP DDR3 trên các đường dẫn mà cả nguồn và thanh ghi đích được đặt trong một ALM?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do có vấn đề trong phiên bản phần mềm Quartus® II 13.0 SP1 và cũ hơn, bạn có thể thấy có các vi phạm thời gian trong IP Altera DDR3 của mình đối với các đường dẫn mà cả mã nguồn và thanh ghi đích được đặt trong một ALM duy nhất. Sự cố xảy ra do một vị trí và giới hạn định tuyến cụ thể cho IP DDR3.

Độ phân giải

Để tránh vấn đề này, hãy bình luận (sử dụng #) tất cả các bài tập FORM_DDR_CLUSTERING_CLIQUE tạo tự động từ tệp cài đặt Quartus II của dự án (.qsf).

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.