ID bài viết: 000080968 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Điều gì xảy ra với p_clk, core_clk_out và chiều rộng giao diện Avalon lớn khi lõi PCIe hoạt động bình thường?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Lõi PCI Express luôn hoạt® động như được chỉ định trong cấu hình ban đầu. Chiều rộng core_clk_out và Avalon® rộng của giao diện vẫn không thay đổi.

Ví dụ: giả định lõi IP cứng PCIe được định cấu hình là Gen2x8, với pclk=500MHz, core_clk_out=250MHz và Avalon width=128. Nếu được đào tạo xuống Gen1x1, nó sẽ hoạt động trong các cài đặt gen1 với pclk=250MHz, core_clk_out=250MHz và Avalon width=128.

 

Độ phân giải

Mô tả trên áp dụng cho cả IP cứng và IP mềm.

 

 

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Cyclone® IV GX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.