Trên các cấu hình hiếm hoi, một sự chuyển tiếp từ mã có vấn đề và nhận định DQSEN xảy ra gần biên ngày càng tăng của DQSIN có thể tạo ra điều kiện chủng tộc gây biến dạng và/hoặc trục trặc ở đầu ra chuỗi độ trễ DQS dẫn đến lỗi đọc ngẫu nhiên. Kiểm tra bảng dưới đây để biết các trường hợp sử dụng bị ảnh hưởng dựa trên phiên bản phần mềm Quartus® II được sử dụng.:
Thiết bị | Vị trí bộ điều khiển bộ nhớ | Loại giao diện bộ nhớ | Tần số (MHz) | Quartus II Trước v13.0sp1.dp5 | Quartus II v13.0sp1.dp5 đến v14.0.2 | Quartus II v14.1 hoặc mới hơn |
Cyclone® V & Cyclone V SoC | HPS (HPS) | DDR2 & DDR3 | f | Nhạy cảm với trục trặc DQS | Không bị ảnh hưởng | Không bị ảnh hưởng |
LPDDR2 | f | Không bị ảnh hưởng | ||||
FPGA | LPDDR2 | f | Không bị ảnh hưởng | |||
DDR2 & DDR3 | f < 250 | Không bị ảnh hưởng | ||||
250 | Nhạy cảm với trục trặc DQS | |||||
Arria® V & Arria V SoC | HPS (HPS) | DDR2 & DDR3 | f < 450 | Nhạy cảm với trục trặc DQS | Không bị ảnh hưởng | Không bị ảnh hưởng |
f >= 450 | Nhạy cảm với trục trặc DQS | |||||
LPDDR2 | f | Không bị ảnh hưởng | ||||
FPGA | LPDDR2 | f | Không bị ảnh hưởng | |||
DDR2 & DDR3 | f < 250 | Không bị ảnh hưởng | ||||
f >= 250 | Nhạy cảm với trục trặc DQS |
Vấn đề này đã được sửa chữa một phần trong phiên bản phát hành phần mềm Quartus II phiên bản 13.0sp1 và giải quyết đầy đủ trong phiên bản 14.1 trở lên, thông qua việc bỏ qua chuỗi độ trễ DQS. Tái tạo IP EMIF và biên dịch lại thiết kế với Quartus II phiên bản 14.1 trở lên. Đối với các thiết kế sử dụng SOC Cyclone V và Cylcone V và khách hàng không thể nâng cấp lên Quartus II phiên bản 14.1, vui lòng liên hệ với Altera sử dụng mySupport.
Đối với các thiết kế sử Arria thiết bị V, hãy tham khảo liên kết sau:
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html
Có thể lấy bản vá cho các phiên bản phần mềm Quartus II liên quan từ các liên kết sau:
Quartus II 13.0SP1:
Quartus II 13.1.4:
Quartus II 14.0.2: