ID bài viết: 000080904 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 25/03/2013

Tại sao PLL Altera của tôi không thể khóa mô phỏng?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
  • Mô phỏng
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề với mô hình mô phỏng Altera PLL trong phiên bản phần mềm Quartus® II 12.0 trở lên, PLL areset có thể không khóa được trong mô phỏng nếu cổng không cao khi bắt đầu mô phỏng.

    Vấn đề này ảnh hưởng đến mô phỏng cấp cổng và RTL cho các thiết kế nhắm Stratix® V, Arria® V và Cyclone® V.

    Độ phân giải

    Để tránh vấn đề này, hãy đảm bảo rằng mô phỏng bằng cách sử dụng Altera PLL bắt đầu với thiết areset lập cao.

    Sự cố này đã được khắc phục bắt đầu với phần mềm Quartus II phiên bản 12.0 SP1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 14 sản phẩm

    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V SE
    FPGA Cyclone® V E
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Stratix® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.