ID bài viết: 000080876 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 19/03/2014

Tại sao thời gian không đóng trong IP cứng Stratix V của tôi cho PCI Express trên Quartus 13.1?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Thời gian có thể không đóng trong IP cứng Stratix® V cho PCI® Express vì các hạn chế bị thiếu trên đồng hồ nội bộ ở các tên miền riêng biệt.
    Độ phân giải

    Có thể thêm các ràng buộc còn thiếu vào tập tin Hạn chế Thiết kế Tóm tắt (sdc) cấp cao nhất của bạn như sau:

    set_false_path -từ [get_clocks {reconfig_xcvr_clk}] đến [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -từ [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] đến [get_clocks {reconfig_xcvr_clk}]

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.