ID bài viết: 000080870 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/04/2019

Tại sao mô phỏng mẫu thiết kế không hoàn thành cho IP cứng E-Tile cho biến thể IP Intel® Stratix® 10 FPGA Ethernet khi chọn các tùy chọn "AN/LT" và "PCS_only"?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng E-tile cho IP FPGA Intel® Ethenet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Intel® Quartus® Prime phiên bản 19.1 và cũ hơn, điểm kiểm tra mẫu thiết kế cho IP cứng E-Tile cho biến thể IP Ethernet Intel® Stratix® 10 FPGA với các tùy chọn "AN/LT" và "PCS_only" được chọn sẽ không hoàn thành.

    Độ phân giải

    Để giải quyết vấn đề này, thực hiện các bước sau:

    1.) Chuyển đến thư alt_ehip3_0_example_design/example_testbench hành

    2.) Mở tệp "basic_avl_tb_top.sv"

    3.) Thay đổi dòng 461 TỪ:

    #5000 i_reconfig_clk = ~i_reconfig_clk;

    Để:

    #500 i_reconfig_clk = ~i_reconfig_clk;

    4.) Mô phỏng chạy lại

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Intel® Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.