Một đồng hồ không bị hạn chế được báo cáo như được hiển thị bên dưới khi sử dụng Cấu hình kép Intel® FPGA IP trên MAX®10:
altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk
Để giải quyết vấn đề này, tạo ra các hạn chế về thời gian bao gồm lệnh "create_generated_clock" trong tệp SDC.