ID bài viết: 000080849 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 05/05/2021

Tại sao đồng hồ không bị hạn chế được báo cáo khi sử dụng Cấu hình kép Intel® FPGA IP trên Intel® MAX® 10?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • IP FPGA Intel® Cấu hình kép
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Một đồng hồ không bị hạn chế được báo cáo như được hiển thị bên dưới khi sử dụng Cấu hình kép Intel® FPGA IP trên MAX®10:

    altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk

     

     

    Độ phân giải

    Để giải quyết vấn đề này, tạo ra các hạn chế về thời gian bao gồm lệnh "create_generated_clock" trong tệp SDC.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® MAX® 10

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.