ID bài viết: 000080848 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 01/04/2020

Critical Warning(16643): Tìm thấy các INPUT_TERMINATION tập tìm thấy cho ghim "ref_clk" với nhiều giá trị. Giá trị sử dụng: "TẮT"

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Ethernet Tốc độ gấp ba
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố với Intel® Quartus® Prime Pro phiên bản 19.1, bạn có thể gặp phải cảnh báo quan trọng trên khi sử dụng Ethernet Intel® FPGA IP tốc độ gấp ba với thiết kế LVDS I/O khi chấm dứt nhập mặc định
    trong số đồng hồ tham chiếu LVDS bị quá tải bằng cách sử dụng bài tập QSF sau hoặc thông qua trình chỉnh sửa bài tập.

    set_instance_assignment -name INPUT_TERMINATION TẮT -to ref_clk

    Độ phân giải

    Để giải quyết vấn đề này, hãy xóa dòng sau khỏi tệp QIP của Intel® FPGA IP Ethernet tốc độ gấp ba khi cần ghi đè lên kết thúc đầu vào mặc định của cài đặt xung giờ tham chiếu LVDS.

    set_instance_assignment -entity "" -thư viện "altera_lvds_core14_191" -name INPUT_TERMINATION DIFFERENTIAL -to inclock

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 10 sản phẩm

    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 DX
    FPGA SoC Intel® Arria® 10 SX
    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA Intel® Cyclone® 10 LP
    FPGA Intel® Arria® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.