Tại sao Ethernet 100G Độ trễ thấp Intel® FPGA IP lỗi thời gian trên Intel® Stratix® 10 FPGA?

Khi sử dụng Intel® FPGA IP Ethernet 100G Độ trễ thấp với chế độ RSFEC và/hoặc KR được bật trên Intel® Stratix® 10 FPGA, bạn có thể quan sát thấy các vi phạm thời gian.

Để xử lý các vi phạm thời gian này khi sử dụng Intel® Quartus® Prime phiên bản 18.0 hoặc 18.1:

• A.Kiểm tra các Ethernet 100G Độ trễ thấp Intel® FPGA IP Vị trí sử dụng Quartus Prime Chip Planner.
  • Nếu bất kỳ khối cứng nào trong lõi theo cách đặt vị trí IP Intel® Stratix® 10 100G, nó có thể tạo ra định tuyến dài và dẫn đến thời gian xấu.
  • Nếu đúng như vậy, vui lòng chọn một bộ thu phát khác khi có thể.
• b. Hãy thử quét hạt giống để có được kết quả thời gian tốt hơn.

Vấn đề này đã được cải thiện nhưng không được khắc phục ở phiên bản 19.1 của phiên Intel® Quartus® Prime phiên bản Phần mềm.