Trong quá trình biên dịch đầy đủ, thông báo lỗi dưới đây có thể được hiển thị. Điều này là do thời gian inclock CMU PLL không chính xác. Bạn có thể gặp phải một số vấn đề mô phỏng do cùng một vấn đề.
Để giải quyết lỗi này, hãy mở _riophy_gxb.v, thay đổi
alt2gxb_component.cmu_pll_inclock_period = tần số xung xung đầu vào 1000000/đầu vào từ giá trị không chính xác. Sau đó, tái tạo mô hình mô phỏng chức năng IP của RapidIO® MegaCore®.
Để tái tạo mô hình mô phỏng chức năng IP:
1.Mở dấu nhắc lệnh và hướng đường dẫn đến thư mục dự án của bạn.
2.Gõ dòng lệnh sau để tái tạo Mô hình mô phỏng chức năng IP cho IP MegaCore với tùy chọn dòng lệnh quartus_map SIMGEN_RAND_POWERUP_FFS=OFF:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="../rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="../rio_transport.v" \
rio.v
3.Bạn cần sửa đổi dòng lệnh dựa trên thiết bị và thông tin HDL chính xác.
Ví dụ: "CBX_HDL_LANGUAGE=Verilog" hoặc "CBX_HDL_LANGUAGE=HDL"
"-family=Stratix® IV" hoặc = một trong "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. Sau khi ra lệnh, phần mềm Quartus® II sẽ tái tạo tệp Mô hình mô phỏng chức năng IP mới với các cài đặt inclock CMU PLL đã thay đổi.
Lỗi: Cruclk [0] tần số đầu vào 0,0 MHz đầu thu GXB PLL của GXB nguyên tử kênh thu GXB "rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive" phải ở trong dải tần số 50,0 MHz đến 623,1 MHz