Sự cố quan trọng
Vấn đề này ảnh hưởng đến các sản phẩm DDR2 và DDR3.
Đối với Arria V và Cyclone V, bạn phải sửa đổi kết quả Mã RTL nếu bạn muốn liên kết một giao diện cứng ở phía trên cùng của thiết bị có một ở phía dưới.
Giải pháp khắc phục sự cố này như sau:
Chân I/O không thể pll_ref_clk chuyển sang cả hai
PLLs trên cùng và dưới cùng; do đó cần phải định tuyến đường
I/O thông qua mạng GCLK và quạt ra cho cả hai PLLs.
Thêm các dòng sau vào tệp RTL của bạn:
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
Thay thế tín hiệu đầu pll_ref_clk vào trong của hmi0 bạn hmi1 và instantiations
với global_pll_ref_clk.
Vấn đề này sẽ được khắc phục trong một phiên bản trong tương lai.