ID bài viết: 000080722 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/10/2011

Bộ chỉnh không thể đặt PLLs và lỗi xảy ra khi sử dụng chế độ hoạt động đệm không độ trễ cho Stratix V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn sử dụng chế độ hoạt động bộ đệm không độ trễ, Bộ điều hợp không thể đặt PLLs và tạo ra các thông báo tương tự như sau:

    Error: Could not place pin .

    Độ phân giải

    Đặt nút đầu ra đồng hồ ngoài theo cách thủ công vào một vị trí Gán. Vị trí phụ thuộc vào vị trí PLL và mục tiêu Thiết bị.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.