ID bài viết: 000080700 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 22/05/2013

Các biến thể HDL Lõi CPRI IP Verilog bao gồm mô phỏng lỗi giao diện MAP trong Trình mô phỏng Synopsys VCS MX

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
    Mô phỏng
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Các biến thể lõi CPRI IP tạo ra trong Verilog HDL và các biến thể đó bao gồm mô phỏng lỗi giao diện MAP trong trình mô phỏng Synopsys VCS MX. Sự cố này xảy ra do một vấn đề chu kỳ nhiệm vụ trên sóng mang ăng-ten Giao diện.

Độ phân giải

Sử dụng trình mô phỏng khác để mô phỏng các biến thể này, hoặc đảm bảo rằng thiết kế hoặc thiết bị kiểm tra của bạn chốt dữ liệu RX MAP ( dữ liệu đi trên giao diện sóng mang ăng-ten) trên các cạnh của đồng hồ giao diện thay vì trên cạnh tích cực.

Trong bàn kiểm tra, thực hiện các thay đổi sau đây thành chốt trên cạnh đồng hồ âm:

Trong tệp variation_name>_testbench/altera_cpri/tb.vhd , thay thế chuỗi

(clk_iq_map’event and clk_iq_map = ’1’)

với chuỗi

(clk_iq_map’event and clk_iq_map=’0’)

Vấn đề này sẽ được khắc phục trong phiên bản tương lai của CPRI MegaCore Chức năng.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.