Sự cố quan trọng
Các biến thể lõi CPRI IP tạo ra trong Verilog HDL và các biến thể đó bao gồm mô phỏng lỗi giao diện MAP trong trình mô phỏng Synopsys VCS MX. Sự cố này xảy ra do một vấn đề chu kỳ nhiệm vụ trên sóng mang ăng-ten Giao diện.
Sử dụng trình mô phỏng khác để mô phỏng các biến thể này, hoặc đảm bảo rằng thiết kế hoặc thiết bị kiểm tra của bạn chốt dữ liệu RX MAP ( dữ liệu đi trên giao diện sóng mang ăng-ten) trên các cạnh của đồng hồ giao diện thay vì trên cạnh tích cực.
Trong bàn kiểm tra, thực hiện các thay đổi sau đây thành chốt trên cạnh đồng hồ âm:
Trong tệp variation_name>_testbench/altera_cpri/tb.vhd , thay thế chuỗi
(clk_iq_map’event and clk_iq_map = ’1’)
với chuỗi
(clk_iq_map’event and clk_iq_map=’0’)
Vấn đề này sẽ được khắc phục trong phiên bản tương lai của CPRI MegaCore Chức năng.