ID bài viết: 000080669 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 01/07/2019

Tại sao bit thanh tx_ready_err ghi CSR được gắn cờ sau khi IP JESD204C được đặt lại trong Intel® Stratix® 10?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Sau khi liên kết IP JESD204C đã bật trong thiết bị Intel® Stratix® 10, nếu có cài đặt lại ấm được áp dụng cho IP, bit đăng ký CSR tx_ready_err bất ngờ có thể bị gắn cờ ngay sau khi đặt lại IP.

    Điều này là do bộ thu phát nhận được đặt lại và tx_ready được thay thế sau khi mgmt_clk (avs_clk miền) hết thiết lập lại.

    Độ phân giải

    Để giải quyết vấn đề này, hãy thực hiện một trong các thao tác sau:

    1. Xóa gián đoạn lỗi.

    2. Để tránh bị gián đoạn, hãy cài đặt lại mgmt_clk (avs clk domain) khi có cài đặt lại IP, để tránh xảy ra lỗi bị gắn cờ trong thời gian đặt lại.

    Vấn đề này dự kiến sẽ được khắc phục trong lần phát hành trong tương lai của phần mềm Intel® Quartus® Prime phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.