ID bài viết: 000080665 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 21/03/2019

Làm cách nào để cung cấp xung nhịp Advance Interface Bus (AIB) cho IP cứng E-tile cho IP Ethernet Stratix® 10 FPGA bằng IOPLL hoặc PHY Gốc ở Chế độ PLL?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng E-tile cho IP FPGA Intel® Ethenet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do hạn chế trong bản phát hành hiện tại của IP cứng E-Tile cho IP Ethernet Stratix® 10 FPGA, nguồn xung nhịp bên ngoài không thể được sử dụng làm đầu vào để cung cấp cho xung nhịp AIB.

    Độ phân giải

    Khả năng này dự kiến sẽ được thêm vào bản phát hành trong tương lai của Phần mềm Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.