ID bài viết: 000080627 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 06/02/2018

Lỗi(332000): không thể đọc "pll_instance_name": không có biến như vậy

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ và bộ điều khiển
  • IP FPGA Intel® LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong phiên bản phần mềm Intel® Quartus® Prime Pro phiên bản 17.1 trở lên, bạn có thể thấy thông báo lỗi này khi biên dịch một thiết kế bao gồm IP LVDS. Sự cố này xảy ra khi IP ở chế độ PLL ngoài và nhắm mục tiêu Intel Stratix® thiết bị 10.

    Độ phân giải

    Để giải quyết vấn đề này, hãy bình luận dòng sau từ tệp LVDS IP SDC

    set_max_delay_in_fit_or_false_path_in_sta_through_no_warn ${pll_instance_name}|lock $max_delay

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Intel Quartus Prime phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.