ID bài viết: 000080570 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 01/01/2015

Điều gì có thể khiến các fPLLs không hoạt động đúng Stratix V, Arria V, hoặc Cyclone V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Các fPLLs trong các thiết bị Stratix® V, Arria® V và Cyclone® V yêu cầu (các) chân RREF được kết nối với GND thông qua một điện trở chính xác để hoạt động đúng chức năng.  Nếu (các) chân RREF được liên kết trực tiếp với GND hoặc bên trái bị động, một số hoặc tất cả các fPLLs có thể không hoạt động.

Độ phân giải

Tham khảo Nguyên tắc Kết nối Chân thiết bị cho thiết bị bạn đang sử dụng để có hướng dẫn cụ thể về cách kết nối các chân RREF.

Bạn cũng có thể tham khảo các Nguyên nhân có thể xảy ra khi mất khóa PLL.

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA SoC Arria® V ST
FPGA SoC Arria® V SX
FPGA Stratix® V E
FPGA SoC Cyclone® V SX
FPGA Stratix® V GX
FPGA Cyclone® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA SoC Cyclone® V ST
FPGA Cyclone® V GT
FPGA Arria® V GT
FPGA Cyclone® V GX
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA SoC Cyclone® V SE

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.