ID bài viết: 000080547 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/03/2013

Ví dụ thiết bị hỗ trợ 28nm cho thiết kế 10G Soft-XAUI

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Thiết kế 10G soft-XAUI cho Stratix V PCI Express (PCIe) bộ phát triển không thể hoàn thành quy trình phù hợp khi thiết bị các bài tập chân tại cổng A của thẻ lửng tốc độ cao (HSMC) sử dụng các kênh thu phát 0, 2, 3 và 4.

Không thể kiểm tra thiết kế phần cứng 10G XAUI cho Stratix Bộ phát triển V SI vì thiết kế không thể giao diện với trình kiểm tra bên ngoài.

Thiết kế 10G XAUI không thể đáp ứng phân tích thời gian cho bộ Cyclone phát triển V PCIe trong phần mềm Quartus.

Vấn đề này ảnh hưởng đến các thiết kế 10G Ethernet 12.1 trên Cyclone Thiết bị V Stratix V 28nm.

Độ phân giải

Không có giải pháp khắc phục sự cố này.

Vấn đề này sẽ được khắc phục trong bản phát hành ACDS trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Cyclone® V và FPGA SoC
FPGA Stratix® V

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.