Do sự cố trong phiên bản phần mềm Intel® Quartus® Prime Pro phiên bản 19.3 trở lên, bạn có thể thấy các thông báo lỗi tổng hợp bên dưới khi bạn di chuyển một thiết kế chứa từ hai khối DSP trở lên từ thiết bị Intel® Stratix® 10 sang thiết bị Intel Agilex® 7. Lỗi này chỉ xảy ra trong VHDL nhưng không phải Verilog HDL.
Lỗi (17900): Để kích hoạt đúng tính năng chainadder, cổng CHAININ cho khối DSP WYSIWYG nguyên thủy "|_DSP0" phải được kết nối từ cổng CHAINOUT của khối DSP trước đó.
Lỗi(17860): Chiều rộng của cổng CHAININ cho khối DSP WYSIWYG nguyên thủy "|_DSP0" nên là 64 bit khi tham số use_chainadder được đặt thành "true."
Tổng hợp diễn giải chiều rộng chuỗi ra của các khối DSP không chính xác là 0. Bạn có thể cần phải thay đổi nó theo đó dựa trên yêu cầu thiết kế của mình.
Để giải quyết vấn đề này, bạn có thể nhấp đúp vào thông báo lỗi tổng hợp và sửa đổi thủ công khối DSP bằng cách thêm chiều rộng cổng CHAINOUT cho Intel Agilex® thiết bị.
Tham khảo ví dụ mã sau:
< thiết kế>
BẢN ĐỒ CHUNG (
operation_mode => "m27x27",
clear_type => "sclr",
...
chain_inout_width => < dựa trên giá trị thiết kế của >, // Thêm mã này
output_clken => "1"
)
BẢN ĐỒ CỔNG (
clk => clk,
...
chainout => ... // hãy đảm bảo cổng này đã ở đây trước khi thêm mã trên
);
Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 21.3.