ID bài viết: 000080460 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 13/05/2019

Tại sao có vi phạm thời gian xung tối thiểu trong IP phun lỗi cho thiết bị Cyclone® V với phần mềm Quartus® II phiên bản Cập nhật 15.0 2?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
    IP FPGA Intel® Nhiễm lỗi
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do có vấn đề trong bản cập nhật 15.0 phần mềm Quartus® II phiên bản 15.0, khi tính năng Upset(SEU) sự kiện đơn được triển khai trong thiết bị Cyclone® V với hạn chế xung nhịp sau đây, bạn có thể thấy các vi phạm thời gian độ rộng xung tối thiểu đối với một số tín hiệu trong IP phun lỗi.

create_clock -name intosc -period 10,000 [get_nets {*fault_injection_0|alt_fault_injection_component|alt_fi_inst|intosc}]

Độ phân giải

Sự cố đã được khắc phục bắt đầu với phiên Intel® Quartus® mềm Prime Phiên bản Tiêu chuẩn phiên bản 16.0r.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Cyclone® V và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.