Do sự cố trong DSP Builder cho phiên bản 18.1 Update 2 FPGAs trước, bạn có thể thấy lỗi này khi thiết kế của bạn chứa bất kỳ hệ thống con Nhập HDL nào. Các hệ thống con được xử lý theo thứ tự bảng chữ cái: lỗi xảy ra khi hệ thống con Nhập HDL, theo thứ tự bảng chữ cái, là hệ thống con cuối cùng trong thiết kế.
Để khắc phục sự cố này, tạo một hệ thống con theo lịch trình không có cấu trúc phân cấp nội bộ và tên đến sau theo thứ tự bảng chữ cái so với hệ thống con nhập HDL. Điều quan trọng là hệ thống con giải pháp thay thế không có cấu trúc phân cấp nội bộ vì các hệ thống con có cấu trúc phân cấp nội bộ được đổi tên khi hệ thống phân cấp hệ thống được làm phẳng.
Sự cố này dự kiến sẽ được khắc phục trong bản phát hành DSP Builder for Intel® FPGAs trong tương lai.