ID bài viết: 000080451 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/02/2019

Tại sao mô phỏng PLL bị lỗi với mô hình mô phỏng HDL Verilog Intel® Cyclone® thiết bị 10 LP?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Mô hình mô phỏng HDL Verilog cho IP IOPLL cho thiết bị Intel® Cyclone® 10 LP không được hỗ trợ trong phần mềm Intel® Quartus® Prime phiên bản tiêu chuẩn phiên bản 17.1 và cũ hơn. Bạn sẽ thấy rằng đồng hồ đầu ra IOPLL không chuyển đổi.

    Độ phân giải

    Để mô phỏng IP IOPLL cho các thiết bị Intel® Cyclone® LP, hãy sử dụng mô hình mô phỏng VHDL trong 17.1 hoặc mô hình Verilog HDL trong phần mềm Intel® Quartus® Prime phiên bản tiêu chuẩn phiên bản 18.0 trở lên.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Cyclone® 10 LP

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.