ID bài viết: 000080437 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 03/07/2019

Tại sao tôi thấy một lỗi khác biệt trong thiết bị nhận JESD204B của tôi khi sử dụng Intel® FPGA IP JESD204B ở chế độ TX trong các thiết bị Intel® Stratix® 10 có bộ thu phát E-Tile?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 19.1, khi sử dụng JESD204B Intel® FPGA IP ở chế độ TX trong các thiết bị Intel® Stratix® 10 có bộ thu phát E-Tile, tài sản trí tuệ (IP) sẽ xuất hiện lỗi chênh lệch khi được định cấu hình cho một làn duy nhất (L=1) ở chế độ liên kết.

    Độ phân giải

    Để giải quyết vấn đề này, khi định cấu hình IP Intel® FPGA IP JESD204B ở chế độ L=1, hãy bật chế độ không liên kết.

    Sự cố này đã được khắc phục Intel® Quartus® phiên bản Phần mềm Prime Pro phiên bản 19.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 MX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.