ID bài viết: 000080427 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 25/01/2019

Tại sao tôi nhận được cảnh báo "Ghi đè lên định nghĩa trước" khi tạo tức thì nhiều phiên bản IP.

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Ethernet 25G
  • Ethernet
  • IP FPGA Intel® 100G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong phiên bản phần mềm Intel® Quartus® Prime, 18.1 và cũ hơn, việc tạo tức thì nhiều phiên bản của các IP này có thể gây ra các cảnh báo phù hợp với định dạng sau: "Ghi đè lên định nghĩa trước đó của mô-đun xyz". Khi IP có các cấu hình khác nhau, điều này có thể ảnh hưởng đến chức năng của IP.

    IP FPGA 10G Ethernet 100G Intel® Stratix® 10, IP Intel® Stratix® 25G Ethernet 10 FPGA, IP cứng H-Tile cho IP FPGA Ethernet Intel® Stratix® 10 và IP cứng E-Tile cho IP Intel® Stratix® 10 FPGA

    Độ phân giải

    Sự cố này đã được khắc phục bắt đầu từ Intel® Quartus® Bản sửa đổi Prime v18.1.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA SoC Intel® Stratix® 10 SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.